مقاله معماری جمع کننده ترکیبی با بازدهی انرژی بالاEnergy efficient hybridadderarchitecture
0 (0)

0دیدگاه کاربران

در انبار موجود نمی باشد

مقاله معماری جمع کننده ترکیبی با بازدهی انرژی بالاEnergy efficient hybridadderarchitecture

0 (0)

0دیدگاه کاربران

15,000 تومان

ژورنال

ELSEVIER

سال انتشار

2015

صفحات انگلیسی

5 تا 10

صفحات فارسی

5 تا 10

15,000 تومان

نقد و بررسی

مقاله معماری جمع کننده ترکیبی با بازدهی انرژی بالا

چکیده فارسی :

 

یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB و ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابطه درآمده و رابطه فرم بسته آن بدست می آید. برای جلوگیری از افزایش تأخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های 32، 64 و 128 بیتی با هدف قرار دادن فرکانس های 500 مگاهرتز و 1 گیگاهرتز در فناوری 65 نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، 11 تا 18 درصد انرژی کمتری مصرف می کنند.

کلیدواژه ها: جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI

 

چکیده انگلیسی:

 

An energyefficient adderdesignbasedonahybridcarrycomputationisproposed.Additiontakesplace by considering the carry as propagating forwards from the LSB and backwards from the MSB .The incidence at a midpoint significantly accelerates the addition .This acceleration together with combining low-cost ripple-carry and carry-chain circuits,yields energy efficiency compared to other adder architectures The optimal midpoint is analytically formulated and its closed-form expression is derived. To avoid the quadratic RC delay grow thin a long carry chain ,it is optimally repeated.The adder is enhanced in a tree-like structure for further acceleration. 32,64 and 128-bit adders targeting 500MHz and 1GHz clock frequencies were designed in 65 nm technology. They consumed 11–18% lessenergy compared to adders generated by state-of-the-art EDA synthesis tool.

Keywords: Adders ، Hybrid adders ، Low-energy ، VLSI design

ژورنال

ELSEVIER

سال انتشار

2015

صفحات انگلیسی

5 تا 10

صفحات فارسی

5 تا 10

دیدگاه خود را در باره این کالا بیان کنید افزودن دیدگاه

دیدگاهها

هیچ دیدگاهی برای این محصول نوشته نشده است.

    هیچ پرسش و پاسخی ثبت نشده است.

پرسش خود را درباره این کالا بیان کنید

ثبت پرسش
انصراف ثبت پرسش
دانشگاه یار

عضویت از 10 ماه قبل

شماره تماس: 09120723889

امتیازی ثبت نشده
https://daneshgahyar.com/shop/mobina-khaleghi/

محصولات مرتبط