مقاله معماری اصلاح شده برای تطبیق برچسب در حافظه پنهان کدگذاری شده با کدهای تصحیح خطاImproved Architecture for Tag Matching in Cache memory Coded with Error Correcting Codes
0 (0)

0دیدگاه کاربران

در انبار موجود نمی باشد

مقاله معماری اصلاح شده برای تطبیق برچسب در حافظه پنهان کدگذاری شده با کدهای تصحیح خطاImproved Architecture for Tag Matching in Cache memory Coded with Error Correcting Codes

0 (0)

0دیدگاه کاربران

15,000 تومان

ژورنال

ELSEVIER

سال انتشار

2015

صفحات انگلیسی

5 تا 10

صفحات فارسی

5 تا 10

15,000 تومان

نقد و بررسی

مقاله معماری اصلاح شده برای تطبیق برچسب در حافظه پنهان کدگذاری شده با کدهای تصحیح خطا

 

چکیده فارسی :

حافظه های پنهان به عنوان شتاب دهنده برای بهبود عملکرد ریزپردازنده های مدرن عمل می کنند. نهانگاه ها (cache)  در مقابل خطاهای نرم افزاری به دلیل مقیاس بندی تکنولوژی آسیب پذیر هستند.بنابراین مهم است که مکانیسم های محافظتی را در برابر خطاهای نرم افزاری ارائه دهیم. مقایسه برچسب در حافظه های پنهان برای حفظ تمامیت داده ها و آمار موفقت نسبتا بالا حیاتی است. کدهای تصحیح خطا(ECC) برای افزایش قابلیت اطمینان ساختار حافظه استفاده می شود. راه حل قبلی برای دسترسی به نهانگاه (cache) ، رمزگشایی هر روش cache برای تشخیص و تصحیح خطاها است. در معماری پیشنهادی ECC ، تاخیر با مقایسه مستقیم تگ بازیابی با اطلاعات جدید دریافتی که کد گذاری شده اند، به مسیر غیر بحرانی از روند حرکت می کند، در نتیجه پیچیدگی مدار کاهش پیدا می کند. برای محاسبه کارآمد فاصله همینگ، باتری وزن پروانه به منظور کاهش زمان تاخیر و پیچیدگی بیشتر ارائه شده است.  معماری ارائه شده همچنین بررسی می کند آیا داده های دریافتی مطابق داده های ذخیره شده هستند. معماری ارائه شده تاخیر و پیچیدگی سخت افزار را در مقایسه با جدید ترین اجراها کاهش می دهد.

 

چکیده انگلیسی:

Cache memories serve as accelerators to improve the performance of modern microprocessors. Caches are vulnerable to soft errors because of technology scaling. So it is important to provide protection mechanisms against soft errors. Tag comparison is critical in cache memories to keep data integrity and high hit ratio. Error correcting codes (ECC) are used to enhance reliability of memory structures. The previous solution for cache access is to decode each cache way to detect and correct errors. In the proposed architecture ECC delay is moved to the noncritical path of the process by directly comparing the retrieved tag with the incoming new information which is encoded as well, thus reducing circuit complexity. For the efficient computation of hamming distance, butterfly weight accumulator is proposed to reduce latency and complexity further. The proposed architecture checks whether the incoming data matches the stored data. The proposed architecture reduces the latency and hardware complexity compared with the most recent implementation.

Keywords: Error correcting codes; hamming distance ; cache memory; soft errors

ژورنال

ELSEVIER

سال انتشار

2015

صفحات انگلیسی

5 تا 10

صفحات فارسی

5 تا 10

دیدگاه خود را در باره این کالا بیان کنید افزودن دیدگاه

دیدگاهها

هیچ دیدگاهی برای این محصول نوشته نشده است.

    هیچ پرسش و پاسخی ثبت نشده است.

پرسش خود را درباره این کالا بیان کنید

ثبت پرسش
انصراف ثبت پرسش
دانشگاه یار

عضویت از 5 سال قبل

شماره تماس: 02166084966

امتیازی ثبت نشده
https://daneshgahyar.com/shop/daneshgahyar/

محصولات مرتبط