خانه / مقاله ترجمه شده ISI / مقاله ترجمه شده مهندسی برق / مقاله الکترونیک / مقاله بررسی چگونگی نقایص فیزیکی در دستگاه های گرافینی بر پایه اتصال pn …

مقاله بررسی چگونگی نقایص فیزیکی در دستگاه های گرافینی بر پایه اتصال pn …

سال : 2013  ژورنال : IEEE  تعداد صفحات انگلیسی : 6 تعداد صفحات فارسی:  15

 

عنوان انگلیسی مقاله :

Investigating the Behavior of Physical Defects in pn-Junction Based Reconfigurable Graphene Devices

عنوان فارسی مقاله :

بررسی چگونگی نقایص فیزیکی در دستگاه های گرافینی بر پایه اتصال pn با قابلیت پیکربندی مجدد

 

چکیده فارسی :

 

گرافین یکی از انتخاب های قابل دوام برای جایگزینی با سیلیکون در دستگاه های الکترونیکی نسل آینده است که جامعه تحقیقاتی را به سمت یافتن راه حل های جدید صنعتی میل می دهد تا بتوانند از خصوصیات ویژه آن بهره گیرند. در بین روش های پیشنهادی، روش ناخالص سازی الکترواستاتیک بیانگر یک انتخاب کلیدی و مهم است. این روش اجازه پیاده سازی اتصالات pn معادل را می دهد که از طریق آن این امکان وجود خواهد داشت تا یک رده از گیت های منطقی با قابلیت پیکربندی مجدد را بسازیم که همان دستگاه هایی هستند که در این تحقیق مورد تجزیه و تحلیل قرار می گیرند. کارهای تحقیقاتی اخیر یک تحلیل کمی در مورد این نوع گیت ها از لحاظ سطح، تأخیر و مصرف انرژی ارائه دادند که برتری آنها را نسبت به فناوری های CMOS زیر 22 نانومتر را تأیید می کرد. تحقیق حاضر، بعد دیگری را بررسی می کند و آن، قابلیت آزمایش است و نیز یک مطالعه در مورد نقایص فیزیکی ممکن پیشنهاد می دهد که ممکن است سودمندی گیت های منطقی گرافینی را تغییر دهد. رفتار الکتریکی دستگاه های معیوب، که از طریق شبیه سازی خرابی های فیزیکی در سطح SPICE بدست می آید، تجزیه و تحلیل شده و در سطح فشردگی بالا با استفاده از مدل های صحیح خرابی به تصویر درآمده است. اغلب این گونه مدل ها به دامنه CMOS تعلق دارند، اما برای برخی از رده های خاص نقایص، تعاریف جدید خرابی نیاز است.

 

چکیده انگلیسی:

 

Graphene, one of the viable candidates to replace Silicon in the next generation electronic devices, is pushing the research community to find new technological solutions that can exploit its special characteristics. Among the proposed approaches, the electrostatic doping represents a key option. It allows the implementation of equivalent pn-junctions through which is possible to build a new class of reconfigurable logic gates, the devices analyzed in this work. Recent works presented a quantitative analysis of such gates in terms of area, delay and power consumptions, confirming their superiority w.r.t. CMOS technologies below the 22nm. This work explores another dimension, that is testability, and proposes a study of possible physical defects that might alter the functionality of the graphene logic gates. The electrical behavior of faulty devices, obtained through the emulation of physical failures at the SPICE-level, has been analyzed and mapped at a higher level of abstraction using proper fault models. Most of such models belong to the CMOS domain, but for some specific class of defects, new fault definitions are needed.

 

دانلود رایگان فایل انگلیسی مقاله

 

 

دیدگاهتان را بنویسید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

شانزده + چهارده =